წიგნების ძებნა
წიგნები
დახმარება
შესვლა
შესვლა
ავტორიზებულ მომხმარებლებს აქვთ წვდომა:
პერსონალური რეკომენდაციები
Telegram ბოტი
ჩამოტვირთვის ისტორია
გაგზავნეთ Email-ზე ან Kindle-ზე
კრებულების მართვა
შენახვა რჩეულებში
პირადი
წიგნის მოთხოვნა
შესწავლა
Z-Recommend
წიგნების სარჩევი
ყველაზე პოპულარული
კატეგორია
მონაწილეობა
დახმარება
ატვირთვები
Litera Library
ქაღალდის წიგნების შეწირვა
ქაღალდის წიგნების დამატება
Search paper books
ჩემი LITERA Point
საკვანძო სიტყვების ძებნა
Main
საკვანძო სიტყვების ძებნა
search
1
通信收发信机的Verilog实现与仿真
北京:机械工业出版社
姜宇柏,黄志强等编著
verilog
input
hdl
output
cout
endmodule
module
adder
user_
fulladder
equal
assign
bufer
gate
xorer
xorer_
fpga
rra
rrr
bpsk
tristate
brr
ftemp
fulladder_in_b
insert
tools
vhdl
cpld
delta
edit
fulladder_in_a
in2
initial
modelsim
rpmos
rtl
xor
xorer_1_in
and2
and3
arie
arr
bie
buf
bufifl
hrem
ors
outl
range
rea
წელი:
2007
ენა:
chinese
ფაილი:
PDF, 43.44 MB
თქვენი თეგები:
0
/
0
chinese, 2007
1
მიჰყევით
ამ ბმულს
ან Telegram-ში მოძებნეთ „@BotFather“ ბოტი
2
გაგზავნეთ ბრძანება /newbot
3
შეიყვანეთ თქვენი ბოტის სახელი
4
შეიყვანეთ მომხმარებლის სახელი ბოტისთვის
5
დააკოპირეთ BotFather-ისგან ბოლო შეტყობინება და ჩასვით აქ
×
×